TSMC
2026-06-30
Technology Integration
影响: Major
置信: 85%
TSMC联合ASML/imec首次实现300mm晶圆二维材料CMOS集成，50nm CPP破冰
内容摘要
TSMC、ASML与imec在VLSI 2026上首次展示300mm晶圆二维材料晶体管集成工艺，实现50nm接触栅极间距（CPP）的MoS₂ nFET和WS₂/WSe₂ pFET，沟道长度28nm，良率94%。这标志着二维半导体从实验室走向产业化的关键里程碑。
核心要点
在VLSI 2026上，imec、ASML与TSMC首次展示了面向产业化的300mm晶圆二维材料晶体管集成工艺。核心成果包括：
- 首次实现50nm接触栅极间距（CPP）的二维材料nFET（MoS₂）和pFET（WS₂或WSe₂），两种极性晶体管均具有极低的关断漏电流（Imax/Imin > 10⁵），良率达到94%。
- 与ASML共同优化的单次曝光EUV光刻技术成功将二维晶体管沟道长度缩小至28nm，满足先进工艺节点尺寸要求。
- 该工艺在同一片300mm晶圆上完成了类似CMOS架构的nFET与pFET集成，证明二维材料在极短沟道下仍保持优异静电控制和较高载流子迁移率，是硅沟道的潜在替代方案。
重要性说明
TSMC联合ASML/imec的这次展示，表面是技术突破，实质上是防守Intel和Samsung在先进制程上的追赶，并合围所有依赖硅基FinFET/GAA的竞争对手。通过将二维材料工艺与ASML的EUV光刻深度绑定，TSMC试图建立从材料到光刻到集成的全栈壁垒，迫使竞争对手要么同样依赖ASML（增加成本），要么寻找替代路线（如纳米片、CFET）。
该架构故意淡化了以下硬核工程局限：
- 大面积均匀性：二维材料（MoS₂、WS₂）在大面积晶圆上的缺陷密度和厚度均匀性仍是难题，94%良率可能基于小规模测试，量产良率远未达标。
- 接触电阻：二维材料与金属电极的接触电阻远高于硅，这会导致RC延迟和功耗增加，尤其在28nm沟道下，接触电阻可能成为性能瓶颈。
- 可靠性：二维材料的热导率低，在高电流密度下可能产生局部过热，影响器件寿命，原文未提及任何可靠性测试数据。
- 成本陷阱：采用EUV单次曝光虽然简化了工艺，但二维材料本身的CVD生长和转移成本极高，且ASML的High-NA EUV（如NXE:5000系列）尚未被验证用于二维材料，未来设备折旧将大幅增加TCO。
PRO 决策建议
【厂商（Intel、Samsung、GlobalFoundries）】立即启动二维材料替代路线的独立研发，重点关注背面供电（BSPDN）与CFET架构，避免被TSMC-ASML的EUV+2D材料联盟锁定。同时联合应用材料、KLA等设备商开发非EUV的二维材料光刻方案（如纳米压印），打破ASML的垄断。
【企业（芯片买家、云厂商）】短期内无需改变采购策略，但应要求TSMC提供二维材料工艺的可靠性数据（如TDDB、HCI、BTI）及量产时间表。建立跨代际芯片供应风险评估，防止TSMC利用二维材料技术形成独家先进工艺依赖。
【投资者】警惕TSMC的研发投入可能大幅增加（二维材料设备、工艺开发），但长期来看，若成功将巩固其代工领导地位。关注ASML的High-NA EUV订单是否因此加速，以及imec的二维材料专利布局。对Intel和Samsung的先进制程投资保持谨慎，因为它们可能需要在二维材料上重新追赶。
觉得这篇分析有用？
每周收到3-5条AI基础设施关键信号 →
💬 评论 (0)