情报
AI 生成的结构化厂商动态简报
ASML高数值孔径EUV光刻机实现量产就绪新里程碑
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TSMC 2nm全面量产 AMD Venice/MI455X首发 先进制程竞争白热化
TSMC 2nm制程于7月全面量产，五座工厂同步扩产，Q2贡献约3%晶圆收入。AMD率先推出基于2nm的第六代EPYC Venice服务器CPU（256核）和Instinct MI455X AI加速器（3200亿晶体管，432GB HBM4），Q3出货。Samsung确认1.4nm 2029量产，Intel 18A导入High-NA EUV，代工竞争进入新阶段。
ASML Q2营收93亿欧元 High-NA EUV在Intel 18A达到生产级良率
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NVIDIA预付款15亿美元锁定Amkor美国先进封装产能，推动2nm/3nm/HBM4本土化
NVIDIA向Amkor预付款15亿美元，支持其亚利桑那州先进封装产能扩张，涵盖2nm/3nm/HBM4。此举将AI芯片封装从台湾转移至美国本土，与Wistron系统集成形成完整美国AI制造链，减少对亚洲依赖。
Intel 14A制程提前至2027H2风险试产，18A良率超目标25%并上调资本支出至200亿美元
Intel在Q2财报会上宣布14A制程提前至2027H2风险试产，2028年全面量产；18A良率超目标25%，已支持Panther Lake量产；同时上调2026年资本支出至200亿美元，2027年将显著增加，加速美国本土制造与代工转型。先进封装业务EMIB-T爆发成为利润支柱。
ASML Q2营收93.3亿欧元超预期，上调全年指引
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IBM发布0.7nm纳米堆叠技术，三维晶体管架构突破摩尔定律极限
IBM发布业界首个亚1纳米（0.7nm）芯片技术，采用纳米堆叠三维晶体管架构，在指甲盖大小芯片集成近1000亿晶体管，密度是2nm芯片的2倍。该技术实现50%性能提升或70%能效提升，并支持40% SRAM缩放，为AI芯片存储墙提供新解。
纽约州签署一年期AI超大规模数据中心禁令，监管化范式转折开启
纽约州签署行政命令，对50MW以上AI超大规模数据中心实施一年建设禁令，立即生效。此举为美国首个全州范围禁令，至少11州正审议类似法案，标志着AI基础设施从'建得快'到'建得稳'的监管范式转折。
AMD确认Zen 6 EPYC Venice：首款2nm服务器CPU，2026年7月登场
AMD确认将于2026年7月22-23日推出基于Zen 6架构的EPYC Venice服务器CPU，这是业界首款采用2nm制程的芯片。该CPU采用三层混合架构，单核性能提升约29%，多核提升约22%，核心数达128-192核，旨在强化AI推理与CPU-GPU协同。
TSMC涨价8-12%并延长交付，AI芯片成本通胀开启
台积电宣布对7nm及以下制程涨价8-12%，交付周期延长至26周，并发布v2.1指令要求EDA工具链通过验证。这将直接推高NVIDIA、AMD等AI芯片的TCO，延缓新品发布，强化台积电对AI供应链的控制权。
三星电子加速1.4nm制程研发，引入High-NA EUV光刻机
三星电子重新加速1.4nm（SF1.4）工艺研发，计划2028-2029年量产，已从ASML引进High-NA EUV光刻机并部署于NRD-K研发中心。同时针对第12代V-NAND订购设备，采用晶圆堆叠结构。此举旨在追赶台积电和英特尔，争夺AI芯片代工订单。
TSMC联合ASML/imec首次实现300mm晶圆二维材料CMOS集成，50nm CPP破冰
TSMC、ASML与imec在VLSI 2026上首次展示300mm晶圆二维材料晶体管集成工艺，实现50nm接触栅极间距（CPP）的MoS₂ nFET和WS₂/WSe₂ pFET，沟道长度28nm，良率94%。这标志着二维半导体从实验室走向产业化的关键里程碑。
OpenAI联手Broadcom推出Jalapeno推理芯片，重塑AI硬件生态
OpenAI与Broadcom合作开发了名为Jalapeno的LLM推理加速芯片，采用多芯片模块、HBM3E内存，9个月完成流片。该芯片专为OpenAI模型栈优化，旨在降低推理成本并减少对NVIDIA GPU的依赖，计划2026年底部署。
台积电全先进制程涨价5-10%，AI芯片成本压力加剧
台积电通知客户将对7nm及以上所有先进制程涨价5-10%，覆盖其74%的晶圆营收。苹果、英伟达、AMD等厂商面临更高制造成本，可能传导至终端AI基础设施价格。
ASML CEO认可马斯克Terafab可行性，AI芯片供应链面临生态重构
ASML CEO公开表示正在跟踪马斯克计划中的太瓦级AI超级计算机Terafab，并将其与韩国DRAM巨型项目类比。这标志着全球唯一EUV光刻机供应商已为该巨型项目预留产能，可能彻底改变AI芯片的垂直整合与供应链格局。
台积电三重压力：客户分流、专利诉讼与EUV路线抉择
台积电面临运营、法律和商业三重压力：谷歌将下一代AI芯片Icefish部分生产分给三星，美国ITC专利调查威胁进口限制，以及熟练工人、水电等资源瓶颈。台积电确认2029年前不购买高NA EUV，通过多重图案化实现2纳米，节省数十亿美元。
ASML EXE:5200 High-NA EUV光刻机：8nm分辨率锁定2nm制程，但成本陷阱隐现
ASML发布新一代High-NA EUV光刻机EXE:5200，分辨率从13nm提升至8nm，晶圆每小时处理量达220片，支持2nm及更先进制程量产。英特尔为首发客户，计划用于18A工艺。ASML同时透露研发Hyper-NA（NA 0.85）以支撑1nm以下工艺。
ASML CEO点破EUV供应瓶颈：AI芯片扩张的物理天花板已现
ASML CEO Fouquet确认与马斯克讨论Terafab项目，但强调供应瓶颈才是关键。ASML的EUV光刻机是生产先进AI芯片的唯一商业化工具，而产能无法快速扩张。随着TSMC、三星、英特尔和马斯克同时争夺有限的EUV机器，AI芯片产能分配将面临激烈竞争，整个AI基础设施扩张速度受制于ASML的交付能力。
华为LogicFolding架构：以3D堆叠绕过制程封锁，重塑AI芯片竞争格局
华为提出Tau Scaling Law和LogicFolding架构，通过垂直堆叠逻辑单元实现晶体管密度提升55%、能效提升41%，并宣称2031年可达1.4nm等效。同时Ascend 920/910C芯片已用于训练DeepSeek V4-Pro模型，证明其AI芯片从理论走向实战，威胁Nvidia在华市场。
华为韬定律：逻辑折叠绕开光刻限制，固定制程密度跃升55%
华为何庭波在ISCAS 2026提出韬定律，以特征时间常数tau为统一优化目标，替代传统几何缩放。核心技术逻辑折叠通过垂直堆叠有源层缩短关键路径，在固定制程（如N+2）下实现晶体管密度+55%、能效+41%的实测收益。麒麟2026首次突破3GHz，昇腾系列将引入逻辑折叠。该路线图预计到2031年等效1.4nm制程密度，从根本上挑战摩尔定律的物理极限。