ASML/TSMC/imec突破：300mm晶圆上集成2D材料晶体管，50nm节距创世界纪录
内容摘要
核心要点
imec、ASML与TSMC在2026年VLSI研讨会上联合宣布，成功在300mm晶圆上集成基于2D过渡金属硫族化合物（TMD）的n型和p型场效应晶体管（FET），并实现50nm接触多晶间距（CPP）的世界纪录。
关键技术细节：
- 沟道材料：nFET使用MoS2，pFET使用WS2或WSe2。
- 光刻工艺：采用与ASML合作优化的单次曝光EUV光刻，实现28nm沟道长度和50nm CPP。
- 器件结构：创新性地采用“反向”薄膜晶体管（TFT）制造流程，底部接触、顶部重叠栅极，将TMD材料转移至预图案化的钨填充沟槽上。
- 性能指标：pFET性能接近最佳实验室水平，两种极性晶体管在栅压Vg=0V时均表现出极低关断电流（Ioff），CMOS集成方案稳健，94%器件满足Imax/Imin>10^5。
该成果解决了2D材料晶体管在工业级尺寸下保持性能的长期难题，为超缩放逻辑、后段工艺（BEOL）及晶圆背面应用铺平了道路。
重要性说明
表面上是半导体制造突破，实则是一场控制层转移的伏笔：传统硅基FinFET的控制权牢牢掌握在Intel、TSMC、Samsung等巨头手中，而2D TMD材料体系将重新定义晶体管物理，打破现有专利壁垒。ASML通过EUV光刻技术锁定TMD沟道图案化这一关键环节，将自身从光刻机供应商升级为2D材料生态的控制点。
对AI基础设施的隐性冲击：当前大模型训练依赖的HBM、高带宽互连等芯片，其性能受限于硅基晶体管的功耗密度。2D材料晶体管可显著降低尾部延迟和漏电流，但该成果刻意淡化了接触电阻问题——虽然CPP缩小，但接触面积减小导致电阻上升，在高频开关场景下可能引发RC延迟瓶颈。此外，钨填充沟槽工艺与现有铜互连不兼容，意味着代工厂需要全面改造BEOL产线，这将是数百亿美元的资本开支陷阱，用户最终会通过更高的芯片价格买单。
本质上，该联盟在合围Intel和Samsung：TSMC通过与imec、ASML的深度绑定，率先掌握2D材料量产know-how，迫使竞争对手要么支付高昂的EUV授权费，要么在材料研发上落后。
PRO 决策建议
【厂商（Intel, Samsung, GlobalFoundries等）】立即启动2D TMD材料的自主替代路线，不可依赖TSMC的工艺授权。重点投资MoS2/WSe2的CVD生长技术和无EUV图案化方案（如纳米压印），以规避ASML的专利锁定。同时，联合设备商开发铜兼容的接触金属化工艺，打破钨填充的独占性。
【企业（CIO/架构师）】警惕未来3-5年芯片供应链的技术断层风险。在采购AI加速器或服务器时，要求供应商披露晶体管材料路线图，并评估现有硅基芯片的功耗与性能拐点。优先选择支持多代际兼容的封装方案（如Chiplet），避免被单一材料体系锁定。对任何宣称“2D晶体管突破”的厂商，要求提供接触电阻和RC延迟的实测数据，而非仅宣传CPP指标。
【投资者】认清该新闻的长期利好与短期炒作区别。ASML、TSMC是直接受益者，但Intel若不能快速跟进将加速衰落。关注EUV光刻机订单变化和2D材料设备初创公司（如CVD/ALD设备商）。警惕TSMC可能利用2D技术提高代工价格，挤压下游芯片设计公司的利润空间。
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