MediaTek
2026-08-04
联发科ASIC双轨封装：CoWoS与英特尔EMIB-T并行
内容摘要
核心要点
联发科CEO蔡力行在业绩说明会上首次公开确认其ASIC项目已采用英特尔EMIB-T先进封装技术。联发科作为数据中心客户的重要合作伙伴，正通过与台积电深度协同的设计优化，以及与主要先进封装厂商的紧密配合，结合自身在2纳米等先进制程设计上的积累和强大的架构工程能力，帮助客户基于CoWoS与EMIB-T两种技术路径，开发各类超大芯片尺寸的高性能ASIC产品。英特尔EMIB属于2.5D封装方案，其核心特点是以微小硅桥搭配多层布线取代大面积硅中介层，同时支持HBM集成。EMIB今年预计可实现八至十倍光罩尺寸的复合面积，以较低成本提供高密度算力。EMIB-T版本进一步加入硅通孔(TSV)技术，便于客户从其他封装方案迁移设计。联发科同时押注台积电CoWoS与英特尔EMIB-T两条封装路线，反映出在AI基础设施需求井喷的背景下，封装已成为芯片整体解决方案的核心竞争维度之一。
重要性说明
联发科双轨封装策略表面是为客户提供灵活性，实则是在防守对台积电产能的过度依赖，并合围英特尔在封装领域的追赶。通过同时支持CoWoS和EMIB-T，联发科试图锁定客户在其设计流程中，因为客户需要适配两套封装设计，增加了迁移成本。但文本故意隐瞒了EMIB-T的良率和成熟度风险，尤其是对于八至十倍光罩尺寸的超大芯片，英特尔封装的实际产能和可靠性尚未在大规模AI芯片中得到验证。从技术看，EMIB的微硅桥互连在极端高密度场景下可能存在信号完整性问题，与CoWoS的直接硅中介层相比，在HBM3/4的高带宽接口上可能引入更高时延和功耗。此外，散热管理是2.5D封装的核心挑战，尤其是多芯片堆叠，EMIB-T的散热能力可能成为瓶颈，原文未提及。联发科此举本质是博弈台积电和英特尔，让两者在封装价格上竞争，但客户需警惕双轨锁定：一旦设计适配联发科的特定封装中介层，未来更换供应商将面临重新设计成本。
PRO 决策建议
【厂商】指竞争对手如Broadcom、Marvell等。他们应强调单一成熟封装路径（如CoWoS）的稳定性和可靠性，攻击联发科在EMIB-T上的未知风险，并争取那些希望简化供应链的客户。同时，他们可以推出参考设计直接支持单一封装，降低客户锁定风险。
【企业】指CIO/架构师：应进行零信任技术审计，要求联发科提供不同封装路径的详细性能对比、成本明细和迁移路径。避免被绑定在联发科的特定封装设计上，保持设计可移植性。要求独立基准测试验证EMIB-T在实际AI工作负载下的功耗、时延和散热表现。同时，考虑与多家封装供应商直接合作，减少对单一设计服务商的依赖。
【投资者】指资本市场：看穿公关辞令。联发科双轨并行表面多元化，实则是被迫应对台积电产能紧张和英特尔封装补贴。投资者应关注联发科是否能在两种封装上保持同等利润率，以及EMIB-T的良率爬坡风险。长期看，封装多元化可能降低台积电的议价能力，但联发科的设计成本上升可能侵蚀利润。建议关注联发科在封装上的研发投入和客户反馈。
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